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VHDL-comment créer une horloge dans un banc d’essai?

comment créer une horloge dans un banc d'essai? J'ai déjà trouvé une réponse, mais d'autres sur le débordement de la pile ont suggéré qu'il existe d'autres moyens ou de meilleurs pour y parvenir: LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY te …
demandé sur 1970-01-01 00:33:33