preguntar acerca de vhdl

J'ai lu un texte (Je ne l'ai pas devant donc je ne peux pas donner le titre) sur la programmation VHDL. Un problème que j'ai du mal à comprendre à partir du texte est de savoir quand utiliser une variable vs un signal. Je pense que j'ai une compréhen …

j'ai du mal à faire quelque chose comme b(0 to 7) <= a(7 downto 0) quand je le compile avec ghdl, j'ai une erreur d'ordre. Le seul moyen que j'ai trouvé pour faire mon circuit de travail est la suivante: library ieee; use ieee.std_logic_1164. …

comment créer une horloge dans un banc d'essai? J'ai déjà trouvé une réponse, mais d'autres sur le débordement de la pile ont suggéré qu'il existe d'autres moyens ou de meilleurs pour y parvenir: LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY te …

j'ai un vecteur signal tmp : std_logic_vector(15 downto 0) j'ai pour le déplacer à gauche ou à droite de n bits. comment puis-je réaliser cette opération. Je pensais à une opération de concaténation mais je ne savais pas comment l'utiliser. ... …

Je ne sais pas quand un signal déclaré dans une architecture doit être inséré dans la liste de sensibilité d'un processus. Existe-t-il une loi générale qui peut être suivie dans n'importe quelle situation? j'ai de réelles difficultés à comprend …

j'ai regardé sur le web et les discussions/exemples semblent être traditionnelle de développement de logiciels. Étant donné que Verilog et VHDL (utilisés pour la conception de puces, par exemple FPGAs et ASICs) sont similaires au développement de lo …

j'ai toujours utilisé ce pour la détection d'un front montant: if (clk'event and clk='1') then mais cela peut aussi être utilisé: if rising_edge(clk) then Lecture ce post,rising_edge(clk) est recommandé, mais il y a aussi commentaire indiquant qu …

j'utilise l'argument de ligne de commande -modelsimini <modelsim.ini> pour spécifier mes propres modelsim.ini fichier pour la plupart des exécutables QuestaSim / ModelSim. cela fonctionne parfaitement sur Linux pour vcom et vsim, ainsi que vco …

j'ai créé un adder 8 bits avec une fulladder. Comme vous pouvez le voir, j'ai commencé à ajouter les bits de droite à gauche avec les bits correspondants et pour cin les signaux t1 et t2 et cout le t2 et t1 dans l'ordre. Le premier cin est défini à l …

je veux apprendre VHDL mais je ne sais vraiment pas par où commencer. je veux des conseils et des explications sur le logiciel dont j'ai besoin pour démarrer. je voudrais aussi obtenir quelques références afin de l'apprendre efficac …