Instructions SSE: quel CPU peut effectuer des opérations de mémoire atomique 16B?

Le "AMD Architecture Programmer's Manual Volume 1: Programmation d'Application" , dit dans la section 3.9.1: " CMPXCHG16B peut être utilisé pour effectuer de 16 octets atomique accède en mode 64 bits (avec certaines alignement des restrictions)."

cependant, il n'y a aucun commentaire de ce genre au sujet des instructions relatives à L'ESS. En fait, il y a un commentaire dans la section 4.8.3 que le préfixe de verrouillage "provoque une exception-opcode invalide lorsqu'il est utilisé avec des instructions de média de 128 bits". Il semble donc assez concluant pour moi que les processeurs AMD ne garantissent pas les accès Atomic 128-bit pour les instructions SSE, et la seule façon de faire un accès atomic 128-bit est d'utiliser CMPXCHG16B .

" Intel ® 64 et IA-32 Architectures Software developer's Manual Volume 3A: Guide de Programmation Système, Partie 1 ", dit en 8.1.1 "Un x87 d'instruction ou d'un jeu d'instructions SSE, qui accède à des données plus grand qu'un quadword peut être mis en œuvre à l'aide de plusieurs de mémoire accès."C'est assez concluant que les instructions SSE de 128 bits ne sont pas garanties atomiques par L'ISA. Volume 2A des Docs Intel dit de CMPXCHG16B : "cette instruction peut être utilisée avec un préfixe de serrure pour permettre à l'instruction d'être exécutée atomiquement."

de plus, les fabricants de CPU n'ont pas publié de garanties écrites des opérations Atomic 128b SSE pour des modèles CPU spécifiques lorsque c'est le cas.

There is actually a warning in the Intel Architecture Manual Vol 3A. Section 8.1.1 (mai 2011), sous la section des opérations atomiques garanties:

une instruction x87 ou une instruction SSE qui accède à des données plus grandes qu'un quadword peut être implémenté en utilisant plusieurs accès mémoire. Si une telle instruction stocke à la mémoire, certains des accès peuvent complet (écrit à la mémoire) alors que l'autre provoque le fonctionnement de faute de pour des raisons architecturales (par exemple en raison d'une entrée page-table qui est la mention "non présent"). Dans ce cas, les effets de la les accès peuvent être visibles par le logiciel même si l'ensemble l'instruction a causé un défaut. Si L'invalidation du TLB a été retardée (voir Section 4.10.4.4), de telles erreurs de page peuvent se produire même si tous les accès sont à la même page.

donc les instructions SSE ne sont pas garanties d'être atomiques, même si l'architecture sous-jacente utilise un accès mémoire unique (c'est l'une des raisons pour lesquelles l'escrime mémoire a été introduite).

combinez cela avec cette déclaration du manuel D'optimisation Intel, Section 13.3 (avril 2011)""

Les instructions

AVX et FMA n'introduisent pas de nouvelles garanties atomiques les opérations de mémoire.

et que le fait qu'aucune des opérations de chargement ou de stockage pour L'atomicité SIMD ne garantit, nous pouvons en venir à la conclusion que Intel ne supporte aucune forme de SIMD atomique (encore).

en tant que bit supplémentaire, si la mémoire est divisée le long des lignes de cache ou des limites de page (en utilisant des choses comme movdqu qui permettent un accès non aligné), les processeurs suivants Non effectuer des accès atomiques, indépendamment de l'alignement, mais les processeurs plus tard (encore une fois à partir du manuel D'Architecture Intel):

Intel Core 2 Duo, Intel ® Atom™, Intel Core Duo, Pentium M, Processeur Pentium 4, Intel Xeon, P6 family, Pentium, et Intel486 processeurs. Intel Core 2 Duo, Intel Atom, Intel Core Duo, Pentium M, Pentium 4, Intel Xeon, et P6 famille de processeurs

le x86 ISA ne garantit pas l'atomicité pour tout ce qui est plus grand que 8B, de sorte que les implémentations sont libres d'implémenter le support SSE / AVX comme le fait Pentium III / Pentium M / Core Duo: les données internes sont traitées à moitié 64bit. Un magasin de 128 bits est fait comme deux magasins de 64 bits. Le chemin de données vers / depuis le cache ne fait que 64b de large dans la microarchitecture de Yonah (Core Duo). (source: Agner de la Brume microarch doc ).

mises en œuvre plus récentes do ont des chemins de données plus larges en interne, et traitent des instructions 128b comme une seule opération. Core 2 Duo (conroe / merom) a été le premier microarch descendant Intel P6 avec des chemins de données 128b. (IDK à propos de P4, mais heureusement il est assez vieux pour être totalement hors de propos.)

C'est pourquoi L'OP constate que les ops 128b ne sont pas atomiques sur Intel Core Duo (Yonah), mais d'autres posters constatent qu'ils sont atomiques sur des conceptions Intel ultérieures, à commencer par Core 2 (Merom).

les diagrammes sur ce realworldtech writeup sur Merom vs. Yonah montrent le chemin de 128bit entre ALU et L1 data-cache dans Merom (et P4), tandis que la faible puissance Yonah a un chemin de données 64bit. Le chemin de données entre l1 et L2 cache est 256b dans les 3 conceptions.

le saut suivant dans la largeur du chemin de données est venu avec le Haswell D'Intel, avec 256b (32B) AVX/AVX2 charges/magasins , et un chemin 64Byte entre les cache L1 et L2. - Je m'attendre que 256b charges / magasins sont atomiques à Haswell, Broadwell, et Skylake, mais je n'en ai pas à tester. J'oublie si Skylake a de nouveau élargi les chemins en préparation pour AVX512 dans Skylake-EP (la version serveur), ou si peut-être la mise en œuvre initiale D'AVX512 sera comme AVX de SnB/IvB, et avoir 512B charges/magasins occupent un port charge/magasin pour 2 cycles.

comme janneb le souligne dans son excellente réponse expérimentale, le protocole cache-coherency entre les sockets dans un système multi-core peut être plus étroit que ce que vous obtenez dans un CPU de cache de dernier niveau partagé. Il n'y a pas d'exigence architecturale sur l'atomicité pour de larges charges/magasins, de sorte que les concepteurs sont libres de les rendre atomiques dans une socket mais non-atomiques à travers les sockets si cela est pratique. IDK Quelle est la largeur du chemin de données logique inter-socket pour la famille Bulldozer D'AMD, ou pour Intel. (Je dis "logique", parce que même si les données sont transférées en petits morceaux, il pourrait ne pas modifier un cache ligne jusqu'à ce qu'il soit entièrement reçu.)

trouver des articles similaires sur les CPU AMD devrait permettre de tirer des conclusions raisonnables à savoir si les op 128 B sont atomiques ou non. Juste vérifier les tables d'instructions est une aide:

K8 décode movaps reg, [mem] à 2 m-ops, tandis que K10 et bulldozer-famille le décodent à 1 m-op. Le bobcat de faible puissance D'AMD le décode en 2 ops, tandis que jaguar décode 128b movaps en 1 m-op. (Il prend en charge AVX1 similaire à les CPU de la famille bulldozer: 256b les INSN (même les op ALU) sont divisés en deux op 128b. Intel SnB ne divise que 256b charges / magasins, tout en ayant des ALUs de pleine largeur.)

L'Opteron 2435 de janneb est un CPU 6-core Istanbul, qui fait partie de la famille K10 , de sorte que cette conclusion atomique mono-m-op -> semble précise à l'intérieur d'une seule socket.

Intel Silvermont fait 128b charges / magasins avec une seule uop, et un débit d'un par horloge. C'est la même chose que pour les charges entières / magasins, donc il est très probablement atomique.

EDIT: Au cours des deux derniers jours, j'ai fait plusieurs tests sur mes trois pc et je n'ai pas reproduit d'erreur de mémoire, donc je ne peux rien dire de plus précis. Peut-être cette erreur de mémoire dépend-elle aussi de L'OS.

EDIT: Je programme en Delphi et pas en C mais je dois comprendre C. Donc j'ai traduit le code, Voici vous avez les procédures de threads où la partie principale est faite en assembleur:

procedure TThread1.Execute;
var
  n             :cardinal;
const
  ConstAll0     :array[0..3] of integer =(0,0,0,0);
begin
  for n := 0 to 100000000 do
    asm
      movdqa    xmm0, dqword [x]
      movmskps  eax, xmm0
      inc       dword ptr[n1 + eax *4]
      movdqu    xmm0, dqword [ConstAll0]
      movdqa    dqword [x], xmm0
    end;
end;

{ TThread2 }

procedure TThread2.Execute;
var
  n             :cardinal;
const
  ConstAll1     :array[0..3] of integer =(-1,-1,-1,-1);
begin
  for n := 0 to 100000000 do
    asm
      movdqa    xmm0, dqword [x]
      movmskps  eax, xmm0
      inc       dword ptr[n2 + eax *4]
      movdqu    xmm0, dqword [ConstAll1]
      movdqa    dqword [x], xmm0
    end;
end;

Résultat: pas d'erreur sur mon PC quad core et aucune erreur sur mon dual core PC comme prévu!

1. PC avec processeur Intel Pentium4
2. PC avec Intel Core2 Quad CPU Q6600
3. PC avec Intel Core2 Duo CPU P8400

pouvez-vous montrer comment le débogueur voit votre code de procédure de thread? S'il vous plaît...

Beaucoup de réponses ont été publiées jusqu'à présent et donc beaucoup d'informations sont déjà disponibles (comme un effet secondaire beaucoup de confusion trop). J'aimerais trouver des faits tirés du manuel Intel concernant le matériel garanti pour les opérations atomiques ...

dans les derniers processeurs Intel de la famille Nehalem et sandy bridge, la lecture ou l'écriture d'un mot à la limite de 64 bits est garantie.

même non aligné 2, 4 ou 8 octets lit ou les Écritures sont garanties d'être atomiques à condition qu'elles soient en mémoire cache et s'insèrent dans une ligne de cache.

ayant dit que le test affiché dans cette question passe sur le processeur Intel i5 de sandy bridge.