Je suis curieux de voir si mon application 64 bits souffre de défauts d'alignement.

Depuis alignement des données Windows sur IPF, x86 et x64 :

Sous Windows, un programme d'application qui génère une erreur d'alignement déclenche une exception, EXCEPTION_DATATYPE_MISALIGNMENT.

• sur l'architecture x64 , les exceptions d'alignement sont désactivées par défaut et les correctifs sont effectués par le matériel. l'application peut activer les exceptions d'alignement en définissant quelques bits de registre, dans ce cas, les exceptions seront déclenchées à moins que le système d'exploitation ne masque les exceptions avec SEM_NOALIGNMENTFAULTEXCEPT. (Pour plus de détails, voir le manuel du AMD Architecture Programmer's Manual Volume 2: System Programming.)

[Ed. j'insiste]

• Sur l'architecture x86, le système d'exploitation ne prend pas en faire l'alignement de défaut visible à l'application. Sur ces deux plates-formes, vous subirez également une dégradation des performances sur le défaut d'alignement, mais il sera nettement moins grave que sur L'Itanium, car le matériel fera les multiples accès de mémoire pour récupérer les données non alignées.

• Sur Itanium , par défaut, le système d'exploitation (OS) rendra cette exception visible pour l'application, et un gestionnaire de terminaison peut être utile dans ces cas. Si vous ne configurez pas de gestionnaire, votre programme se bloque ou se bloque. Dans la liste 3, Nous fournissons un exemple qui montre comment attraper L'exception EXCEPTION_DATATYPE_MISALIGNMENT.

Ignorant la direction de consulter le AMD architecture Programmer's Manual , je vais plutôt consulter le Intel 64 et IA-32 Architectures Software Developer's Manual

5.10.5 Vérification De L'Alignement

Lorsque le CPL est 3, l'alignement des références de mémoire peut être vérifié en Drapeau AM dans le CR0 enregistrer et le drapeau AC dans le registre EFLAGS. Non alignés de la mémoire les références génèrent des exceptions d'alignement (#AC). Le processeur ne génère pas exceptions d'alignement lorsque vous travaillez au niveau de privilège 0, 1 ou 2. Voir tableau 6-7 pour a description des exigences d'alignement lorsque la vérification de l'alignement est activée.

Excellente. Je ne sais pas ce que cela signifie, Mais excellent.

Ensuite, il y a aussi:

2.5 REGISTRES DE CONTRÔLE

Contrôle les registres (CR0, CR1, CR2, CR3 et CR4; voir Figure 2-6) déterminent le fonctionnement mode du processeur et les caractéristiques de la tâche en cours d'exécution. Ces registres sont 32 bits dans tous les modes 32 bits et le mode de compatibilité.

En mode 64 bits, les registres de contrôle sont étendus à 64 bits. Les instructions MOV CRn sont utilisés pour manipuler les bits de registre. Préfixes de taille d'opérande pour ces instructions sont ignorés.

Les registres de contrôle sont résumés ci-dessous, et chaque contrôle défini architecturalement champ dans ces registres de contrôle sont décrits individuellement. Dans la Figure 2-6, la largeur de le registre en mode 64 bits est indiqué entre parenthèses (sauf pour CR0). - CR0 - contient des indicateurs de contrôle du système qui contrôlent le mode de fonctionnement et les états de le processeur

SUIS
l'Alignement de Masque (18 bits de CR0) - Permet l'alignement automatique de la vérification lorsque défini; désactive vérification de l'alignement lorsqu'il est clair. La vérification de l'alignement est effectué uniquement lorsque L'indicateur AM est défini, l'indicateur AC dans le registre EFLAGS est ensemble, CPL est 3, et le processeur fonctionne dans protégé ou virtuel- Mode 8086.

J'ai essayé

La langue que j'utilise actuellement est Delphi, mais prétends que c'est un pseudocode agnostique de la langue:

void UnmaskAlignmentExceptions()
{
   asm
      mov rax, cr0; //copy CR0 flags into RAX
      or  rax, 0x20000; //set bit 18 (AM)
      mov cr0, rax; //copy flags back
}

La première instruction

mov rax, cr0;

Échoue avec une exception D'Instruction privilégiée.

Comment activer exceptions d'alignement pour mon processus sur x64?

PUSHF

, j'ai découvert que le x86 a l'instruction:

• PUSHF, POPF: Push / pop premiers 16 bits de EFLAGS sur / hors de la pile
• PUSHFD, POPFD: Push / pop tous les 32 bits de EFLAGS sur / hors de la pile

Cela m'a ensuite conduit à la version x64:

• PUSHFQ, POPFQ: poussez / pop le quad RFLAGS sur / hors de la pile

(dans le monde 64 bits, les EFLAGS sont renommés RFLAGS).

J'ai Donc écrit:

void EnableAlignmentExceptions;
{
    asm
       PUSHFQ;                //Push RFLAGS quadword onto the stack
       POP       RAX;         //Pop them flags into RAX
       OR        RAX, $20000; //set bit 18 (AC=Alignment Check) of the flags
       PUSH      RAX;         //Push the modified flags back onto the stack
       POPFQ;                 //Pop the stack back into RFLAGS;
}

Et il n'a pas planté ou déclenché une exception de protection. Je n'ai aucune idée si elle fait ce que je veux.

Lecture Bonus

• comment attraper les défauts d'alignement de données sur x86 (AKA SIGBUS sur Sparc) (question sans rapport; x86 pas x64, Ubunutu pas Windows, gcc vs pas)